培训安排：2022年3月25-26日上海 2022年4月08-09日深圳
培训对象：企业高管、技术主管、前端设计工程师、后端设计工程师、电路工程师、ESD/IO设计工程师、模拟电路设计、封装设计工程师以及项目主管、业务经理等，有职业转型规划的DFT工程师、数字前端设计工程师、器件工艺工程师等以及相关行业市场研究人员与VC投资者。
培训费用：6800元/人（含资料费、午餐、茶点、发票）
备注：课程PPT为中英文，授课为中文。
课程介绍：
随着芯片复杂度的提高，工业界先进的超大规模集成电路芯片的测试成本已经达到整个芯片开发成本的70％。现在，DFT技术已经成为保证芯片质量和公司质量信誉，降低测试成本的关键技术。芯片可测试验性设计(Design For Test)已成为当今超大规模集成电路开发流程中的重要环节。
本课程将结合工程实践讨论与分享主流DFT工具的使用，最新量产的芯片可测性设计技术方案，并将重点谈论集成电路可测性设计的主要原理、降低测试成本的主要途径、提高测试覆盖率的主要方法、DFT设计规则、芯片量产提高良率的方法、故障分析及验证技术方法、DFT的相关流程的建立,DFT设计结果评判与验证Checklist等工程技术。课程还将讨论到最新的DFT技术的发展现状和行业领跑者的革新技术，包括2.5D/3D Test技术，Physical aware scan insertion 技术，Channel Sharing of scan 技术，Cell-Aware ATPG技术，ATPG Hierarchy scan技术，LogicBIST/SCAN Hybrid技术,IJTAG（IEEE 1687）等。
With the increase of complexity of chips, the test cost of advanced chips in industry has reached 70% of the development cost of the entiredesign. Nowadays, Design-For-Test (DFT) technology has become a key technology to ensure the quality of the chip and the reputation of the company, and to reduce the cost of chip design. DFT process has become an indivisible part of the development process of large scale integrated circuit.
This course will cover comprehensive DFT relatedtopics, includeintroduction of mainstream DFT EDA Tools, widely used DFT methodologies, leading edge DFT technologies, as well as frequently see DFT issues in DFT architect, design, debug and ATE test. Meanwhile,the course will focus on the experiencesharing of DFT related engineering skills, include methods to reduce test cost,methods to improve test coverage, method to improve yield of mass production, best practice of fault analysis and verification, as well as DFT sign-off checklist..
Moreover, this course will share with you a broad view of entire DFT industry, include the history, current status as well as future of DFT skill. Especially, some leading edge DFT technologies to deal with design challenge will be introduced, eg. 2.5D/3D stacked IC Test, Physical Aware Scan Insertion Technology,Cell aware ATPG technique, ATPG Hierarchy scan technique, LBIST/SCAN Hybrid technique,IJTAG（IEEE 1687） and so on.
课程特色：
此次精心设计的理论与实践相结合的培训课程，将涉及到超大规模集成电路可测性设计领域、最先进的DFT EDA工具，最新DFT技术和集成技术解决方案，包括:
TestKompress、TetraMAX、Tessent
MBIST、MBISTArchitect、At-speed
SCAN、TessentBoundaryScan、SCAN
Chain Compression、At-speed MBIST、
Cell-Aware ATPG、ATPG Hierarchy
scan、LogicBIST/SCAN Hybird 、IP test等；
同时还将重点讨论长期困扰大多数同行的常见技术难题及其对应的策略与建议：包括可测性设计技术发展历史和现状、可测性设计的主要原理、如何进行全芯片级的可测性设计、如何建立可测性设计的设计流程、如何进行可测性设计的质量检查、如何提高测试覆盖率、如何进行低功耗测试、如何通过合理设计降低测试成本、如何有效通过测试向量的调试提高产品良率、如何进行通过DFT技术实现芯片故障的诊断、如何与测试工程师协同工作、如何在整个芯片设计流程中与前端及后端工程师协同工作等。通过对这些技术问题的深入讨论与适用技术培训，将有助于快速提升工程师或相关技术人员的对DFT技术的理解与应用能力，解决实际工作中DFT有关的技术问题，尽快通过ATE的测试，确保最终芯片产品的质量可靠性，加速产品的上市，提升企业产品的竞争力。将有助于集成电路设计企业更好地制定产品可测试设计研发、测试需求定义、产品测试规格以及测试方案等。
课程大纲：
1、DFT overview DFT 概述
What is and Why DFT;
VLSI implementation process;
Manufacturing Defect;
Manufacturing Test;
Automatic Test Equipment (ATE)
introduction
2、Test and fault 测试和故障
Observability and Controllability
Role of Test
Test Development Flow
Real Tests
DFT Cost
Fault Modeling
3、DFT Methods introduction DFT 方法学介绍
DFT Methods
Ad Hoc DFT
Scan Basic Concept
MBIST Basic Concept
LBIST Basic Concept
BSCAN Basic Concept
JTAG Architecture
IP Test
4、Mainstream DFT EDA tools and chip DFT
integrated solutions.主流DFT 工具与芯片DFT技术介绍
DFT Compiler (DC);
Mentor Testkompress/TessentMbist/
TessentBoundary Scan;
Synopsys TetraMAX;
Cadence Modus;
DFT integrated solutions;
5、Scan introduction ( with DFT compiler)芯片scan技术介绍
Understanding Scan Testing;
Scan Chain Insertion Flow Preview;
Test Protocols and DRC;
Test Ready Compile;
Top Down Scan Insertion Flow;
Bottom Up Scan Insertion Flow;
Scan Compression method
（XOR vs OPMISR）;
Lab DFT Compiler introduce
6、ATPG introduction.芯片ATPG技术介绍
What is testing and ATPG
Stuck at ATPG
Transition ATPG
Path delay ATPG
IDDQ ATPG
D algorithm
7、ATPG implementation ( with TestKompress/
TetraMAX Lab). 芯片ATPG技术实现
ATPG Flow Preview
Building Design
Design Rules Check
Controlling ATPG
Saving Pattern and Pattern Validation
Lab TestKompress/TetraMAX introduce
8、Understanding MBIST
芯片MBIST技术介绍
Why Memory testing is required?
Memory Faults
Memory Testing Techniques
Memory BIST algorithms
Memory interface test (RAM Sequential
Test)
9、MBIST Implement ( with Tessent MBIST Lab). 芯片MBIST技术实现
Tessent MBIST generation and insertion
flow;
ETChecker Introduction;
Block Flow Planning with ETPlanner;
ETAssemble and ETSignoff in the Block
Flow;
Memory BIST Hierarchical Top Level Flow;
MBIST Diagnostics;
Tessent MBIST parameters setting;
Lab Tessent MBIST introduce;
10、DFT latest innovative technologies. 最新的DFT技术介绍
Channel Sharing of scan
Cell aware ATPG technique
ATPG Hierarchy scan technique
Logic BIST/SCAN Hybrid technique
Physical aware scan insertion
2.5D/3D Test
IJTAG（IEEE 1687）
Partial Good Test
11、DFT Flow and tools. 芯片项目中的DFT 流程和工具
DFT engineer 5 tasks
DFT flow (top and block level)
DFT flow inputs/outputs in each step
DFT tools (flow used)
12、DFT SPEC and Checklist. 芯片项目中的DFT规格书和检查表
DFT spec of one chip
DFT check-list in project
DFT patterns check-list
13、Frequently see DFT problems (DFT
architecture). 工程实践中的DFT常见问题（架构方案）
Consider the three keys for DFT - Test
costs/quality/yield;
Define the whole chip DFT SPEC and test
plan ;
Implement Low-power scan inserting;
Implement Low-power MBIST;
Implement Low-power ATPG;
14、Frequently see DFT problems （Design and
debug. 工程实践中的DFT常见问题（电路设计和调试）
Tessent MBIST debug skills;
Improve the scan test coverage;
Insert test points;
Insert On-Chip Clock Control;
Deliver the DFT related SDC files for timing;
DFT timing issue debug;
Debug the mismatches in scan/mbist
/bscan simulation
15、Frequently see DFT problems （ATE test）.工程实践中的DFT常见问题 （ATE测试）
Troubleshooting Test Patterns
ATE patterns fail - debug
Scan diagnose flow
Fault analysis
Improve the yield
16、DFT Summary. DFT小结
The history and DFT
The current situation of DFT
The future of DFT
DFT EDA tools – compare and evaluate
Thinking Design in DFT
How to be a good DFT engineer
The course summary
培训介绍：
贺海文老师：
贺海文先生在2015年8月加入上海盈方微电子有限公司，组建了芯片可测试性计团队(DFT Team), 目前担任该部门的负责人,带领团队负责数字芯片DFT方案制定，DFT设计验证，DFT诊断分析与工具评估等工作，同时负责有关的设计流程、方法学开发与技术管理工作。
贺海文先生曾供职英飞凌微电子，Intel资深DFT工程师，灿芯半导体DFT主任工程师，现任上海盈方微DFT部门主管，主要从事VLSI/SOC产品的DFT相关工作。Kevin是国内第一批在专业芯片设计公司从事DFT设计的工程师，有10年以上DFT设计和验证的丰富经验，对DFT技术有深刻认识，实战经验丰富，完成了多款大规模量产基带芯片SOC的DFT设计。在加入盈方微之前，Kevin曾在国际一流的芯片设计公司Intel 工作超过3年，在2011-2013年期间，参与了手机基带芯片项目的DFT设计和验证，完成了多颗复杂手机基带SOC芯片(如XG632 /XG631)的一次性成功Tapeout的设计。在灿芯半导体工作期间，负责完成了国内第一款40nm级北斗基带射频SOC芯片的全部DFT方案的规划、设计、验证以及量产测试的技术支持工作。
贺海文先生在2005年获得清华大学集成电路设计与制造学士学位，是EETOP的特约作者，发表多篇技术文章，翻译完成国外经典教材《数字系统测试和可测试性设计》（已由机械工业出版社出版），同时作为DFT专家，多次在公司内部主持DFT相关培训讲座。
吕寅鹏老师：
吕寅鹏先生在2015年7月由于格罗方德半导体科技有限公司整体收购IBM全球半导体业务而加入格罗方德半导体科技有限公司（GLOBALFOUNDREIS）。目前担任格罗方德半导体科技有限公司中国芯片设计中心的高级经理职务，并且作为DFT技术专家领导中国DFT设计团队。在加入格罗方德半导体科技有限公司之前，吕寅鹏服务于IBM中国芯片设计中心，专注于芯片可测性设计工作，组建并领导了IBM中国芯片设计中心的芯片可测性设计团队。
吕寅鹏先生拥有丰富的芯片可测性设计经验和经历。他目前承担的职责包括但不限于：芯片售前，设计执行以及硬件调试阶段的DFT解决方案的技术指导和监督；中国DFT团队的建设以及技术能力的培养；通过全球合作，整合DFT方法学开发与设计实践，满足客户的定制化需求。在8年多的职业生涯中，吕寅鹏曾经为16块采用IBM和GLOBALFOUNDRIES先进工艺的超大规模网络通信以及大型服务器配套芯片设计DFT解决方案，并且实现了成功流片和测试。吕寅鹏在DFT领域发表过3篇专利（美国），并且在2015年由于对IBM Cu32 (32nm)工艺ASIC芯片的DFT解决方案的杰出贡献获得了IBM公司的“杰出技术成就奖”(Outstanding Technical Achievement Award)。
吕寅鹏拥有丰富的公开演讲经验，曾多次应邀作为演讲嘉宾，访问上海交通大学，复旦大学以及西安交通大学等高校，进行DFT相关技术讲座. 并于2015年应邀做为Cadence CDNLive演讲嘉宾，代表格罗方德半导体科技有限公司发表主题演讲，介绍了格罗方德半导体科技公司先进的DFT技术-PGT（Partial Good Test）技术。
【报名咨询】
联系电话：010-62258232 62278113 13718601312 13120125786
联 系 人：李先生 陈小姐
您的位置：
